Michael Page busca un/a Ingeniero/a de Verificación Digital/Mixed-Signal para definir estrategias de verificación de ASICs y SoCs de señal mixta, desarrollar planes de validación y asegurar cobertura funcional y de código.
Se requiere
entre 5 y 10 años de experiencia, dominio de SystemVerilog/Verilog y UVM, y experiencia en RTL/Gate-Level. Colaborarás con equipos de diseño digital y analógico en un contexto internacional, con modalidad híbrida.