Grupo Oesía busca Ingeniero/a RTL ASIC para diseñar, desarrollar e integrar soluciones de alto valor para clientes, formando parte de un equipo multidisciplinar en proyectos de ASIC y So C. Se trabajará en diseño digital RTL con Verilog/System Verilog, verificación funcional con UVM y colaboración con equipos de síntesis, temporización e implementación física. Se valora experiencia en ARM o RISC‑V y tape-outs. #J-18808-Ljbffr
📌 Diseño rtl asic para soc de alto rendimiento (Madrid)
🏢 Oesia
📍 Madrid