Grupo Oesía busca Ingeniero/a RTL ASIC para diseñar, desarrollar e integrar soluciones de alto valor para clientes, formando parte de un equipo multidisciplinar en proyectos de ASIC y SoC. Se trabajará en diseño digital RTL con Verilog/SystemVerilog, verificación funcional con UVM y colaboración con equipos de síntesis, temporización e implementación física. Se valora experiencia en ARM o RISC‑V y tape-outs. #J-18808-Ljbffr
📌 Diseño RTL ASIC para SoC de Alto Rendimiento (Comunidad de Madrid)
🏢 Oesia
📍 Comunidad de Madrid
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