Ingeniero RTL ASIC – Diseña SoCs con Verilog/SystemVerilog (Comunidad de Madrid)

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15 oct
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Cipherbit-Grupo Oesía
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Comunidad de Madrid

15 oct

Cipherbit-Grupo Oesía

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Cipherbit-Grupo Oesía busca un/a competente para unirse a un equipo multidisciplinar que diseña, desarrolla e integra soluciones ASIC/SoC de alto valor. Se valorará experiencia de 6 años en diseño digital ASIC, Verilog/SystemVerilog, RTL y verificación funcional con herramientas Cadence/Synopsys; se prioriza conocimiento en ARM o RISC-V, tape-outs y tecnologías 22–65 nm. La sede es en Rivas-Vaciamadrid, trabajamos de forma presencial con horarios flexibles y jornada completa. #J-18808-Ljbffr

📌 Ingeniero RTL ASIC – Diseña SoCs con Verilog/SystemVerilog (Comunidad de Madrid)
🏢 Cipherbit-Grupo Oesía
📍 Comunidad de Madrid

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